Samsung ve en FET apilados en 3D una solución para el problema de densidad de los chips

Samsung ha mostrado una nueva arquitectura de transistores vertical con la que busca superar el problema de densidad que plantean las opciones bidimensionales e impulsar el rendimiento de los chips.

Los fabricantes de chips se enfrentan al reto de diseñar componentes cada vez más pequeños pero que ofrezcan más potencia y sean más eficientes, un objetivo que está limitado por el tamaño de los transistores individuales, pero también por la forma en que estos se organizan y conectan entre sí.

FET apilado 3D es una nueva arquitectura de transistor que evoluciona directamente de la arquitectura GAA en la que Samsung ve "el futuro de los semiconductores lógicos", por su capacidad para aumentar la densidad con un apilamiento vertical, en tres dimensiones.

Frente a diseños que colocan los transistores p (positivo) y n (negativo) uno al lado del otro en el mismo plano para controlar el flujo de la electricidad, FET apilado 3D apila verticalmente los dos tipos de transistor, lo que "permite integrar más transistores en el mismo espacio", según explica Samsung en una investigación compartida en su página de semiconductores.

Esta propuesta es una evolución de la arquitectura de estructuras de compuerta envolvente (GAA), que emplea canales de nanohojas que pueden formarse en múltiples capas. En FET apilados en 3D, los canales se apilan y controlan verticalmente.

Sin embargo, esta arquitectura tridimensional se enfrenta a una serie de retos, porque para que sea efectiva, no basta con apilar los canales uno encima de otro. Samsung explica que deben garantizarse vías de conducción de corriente suficientes, algo que ha resuelto implenentando canales de nanohojas apiladas en triple capa tanto en transistores de tipo n como de tipo p, lo que "puede mantener el ancho efectivo del canal incluso dentro de un espacio muy compacto".

Además, las múltiples capas de canales deben formarse de manera uniforme y con una alta calidad cristalina, porque cualquier variación entre las capas, por pequeña que sea, puede provocar un flujo de corriente no uniforme. Al respecto, Samsung ha optimizado el proceso de crecimiento epitaxial para lograr canales de nanohojas altamente uniformes y sin defectos a través de múltiples capas apiladas.

El tercer reto es el aislamiento eléctrico de los transistores superior e inferior para evitar interacciones eléctricas no deseadas. La compañía ha optado por una capa de aislamiento dieléctrico intermedio (MDI).

Los trabajos sobre la arquitectura de FET apilado 3D se han mostrado esta semana en VLSI Symposium 2026, con una primera demostración de un FET apilado en 3D con un paso de puerta de 42nm que, para Samsung, "proporciona evidencia de que los FET apilados 3D se están convirtiendo en una tecnología viable para los dispositivos lógicos de próxima generación".